双节点翻转加固的RS触发器探析范文

摘要：随着IC集成度的不断提高，电路中单粒子引起的多节点翻转现象愈加频繁。为了解决该问题，提出了一种可对两个电压节点翻转完全免疫的RS触发器电路。基于双互锁存储单元结构，设计了一个冗余度为4的前置RS触发器。将不相邻的两个输出节点连接到一个改进型C单元电路中，屏蔽了错误电压，最终输出电压不受单粒子翻转的影响。该RS触发器采用0．25μm2P4M商用标准CMOS工艺实现。对RS触发器中任意两个电路节点同时分别注入两个单粒子事件，进行了抗单粒子翻转的可靠性验证。Spectre仿真结果表明，该RS触发器能完全对两个单粒子事件免疫。与已发表的辐射加固触发器相比，该触发器采用的晶体管个数减少了20．8％，功耗降低了21．3％。

关键词：单粒子效应；多节点翻转；辐射加固；RS触发器

引言

应用于辐射环境中的集成电路受到高能粒子轰击后，电路性能下降，甚至失效。随着半导体工艺特征尺寸的不断缩小，电源电压和栅极电容随之减小，衡量电路节点电压翻转的临界电荷也随之减小。单粒子翻转（SingleEventUpset，SEU）和单粒子瞬态脉冲（SingleEventTransient，SET）已成为电路发生软错误的主要因素［1］。当辐射环境中的粒子以较大入射角度击中芯片时，粒子穿过芯片的路径较长。由于存在电荷共享效应，单个粒子产生的电子－空穴对会导致多个电路节点同时发生翻转。在SRAM中，通常表现为多位翻转（Multi－BitUpset，MBU）。随着晶体管的密度越来越高，发生多节点电压翻转的概率进一步增加。一些研究表明，采用250nm以下CMOS工艺制造的SRAM和锁存器中，发生多节点翻转现象更为频繁。因此，需要针对多电路节点翻转进行辐射加固设计［2－3］。RS触发器是数字集成电路中常用的标准单元。当被单粒子击中时，内部存储节点电压发生翻转，同时该错误逻辑值被保存并传递到输出。数字电路中关键信号路径上的触发器如果发生单粒子翻转，将导致软错误。因此，非常有必要对RS触发器进行辐射加固。相比绝缘体上硅等抗辐射工艺，采用辐射加固设计（RadiationHardenByDesign，RHBD）方法得到的芯片成本更低，更受欢迎。基于标准商用工艺，RHBD可以在系统、电路和版图等设计层次上对芯片进行辐射加固。目前，针对SEU的加固设计思想大多基于空间／时间上的冗余技术［4］。例如，三模冗余（TripleModularRedundancy，TMR）技术可以对一个电路节点翻转完全免疫。但是，对于多电路节点翻转的加固，则必须增加冗余节点的数量，这牺牲了芯片面积，而且仲裁器电路更为复杂，甚至无法实现。文献［5］提出了一种双互锁存储单元（DualInterlockCEll，DICE）电路，利用冗余设计和反馈置位，仅增加了一倍面积便可对一个电路节点翻转完全免疫。但是，多电路节点翻转时将导致错误。为了解决多电路节点翻转导致的问题，文献［6］针对存储器应用，采用奇偶校验码、海明码等检错纠错编码（ErrorDetectionAndCorrection，EDAC）方法，可有效消除多位翻转错误。文献［7］对存储单元的物理位置进行调整，避免了同一个字内的多位同时发生翻转。但是，这两种方法增加了译码器的设计难度、面积、功耗。编码方法也不适用于触发器。文献［8］基于空间冗余思想，提出了一种辐射加固SR锁存器。通过合理设计冗余模块之间的拓扑连接，电路抵抗双电路节点翻转的成功率可达到42％。为了能够完全对双电路节点翻转免疫，同时尽量不增加电路面积和功耗，本文提出了一种基于DICE和C单元电路的新颖RS触发器电路。

1RS触发器设计与分析

本文的设计思想是：首先采用冗余度为4的DICE结构，实现RS触发器功能，并保证在两个电路节点发生翻转错误后，仍存在保存正确逻辑值的电路节点。然后，利用C单元电路，屏蔽错误节点的信号，保证输出正确逻辑值。

1．1电路设计及晶体管级实现基本RS触发器一般由两个与非门或者两个或非门的输入与输出交叉相连构成。NMOS管受总剂量电离效应影响后，阈值电压会下降，比PMOS管更容易失效。因此，本文采用与非门来实现RS触发器，结构如图1所示。该电路包括一个基于DICE结构、冗余度为4的前置RS触发器和一个改进型C单元电路。因为普通DICE结构的冗余度为2，所以当保存相同逻辑值的两个电路节点均发生翻转时，输出结果错误。为了实现多电路节点翻转加固，提出的电路将冗余度增加为4，以保证在受到粒子轰击后仍有电路节点存储正确的逻辑值。本文电路共采用8个与非门，每两个相邻与非门均组成RS触发器。DICE结构中，每个输出节点均分别与相邻与非门中的一个NMOS管或一个PMOS管的栅极相连，从而将一个输出电压分为两路相互独立的电压。该结构可阻止错误信号的继续传播，并通过反馈回路，对发生错误的节点电压进行修正［5］。为了实现这种晶体管级电路，将普通的2输入与非门改为3输入与非门，使得NMOS管与PMOS管的输入分开，结构如图2所示。该晶体管级电路是由两个DICE结构的电路互相首尾连接，构成一个触发器链。因为每个触发器对输出的影响均相同，所以不存在对辐射最敏感的电路节点，避免了抗辐射性能受限于某个逻辑门的情况。前置RS触发器共有4个输出节点，将两个不相邻的输出节点（Q1，Q3）输入到一个改进C单元电路中。因此，当一个节点发生翻转错误时，电路能够将错误屏蔽，输出正确的结果。

1．2可靠性分析因为DICE结构可以对一个电路节点翻转免疫，所以这里只对发生双节点翻转，即两个SEU事件后的电路进行分析。假设RS触发器工作在保持阶段，即信号R和S均为逻辑“1”，存储同一逻辑值的电路节点共有4个。同一时间内发生的单粒子事件性质相同，即单粒子事件等效电流的方向相同。因此，以下分析只考虑电路节点Qi（i＝1，2，3，4）中两个节点发生相同翻转的情况。本文电路具有对称性，反相输出电路节点NQi发生翻转的情况类似，不再详述。当前置RS触发器中相邻节点Q1和Q2同时发生SEU事件时，按照逻辑值翻转的方向，分为两种情况。对输出NQ结果的讨论如下。1）Q1和Q2的初始逻辑值均为“0”。假设这两个节点同时被高能粒子击中，电压同时翻转为逻辑“1”。与非门3中的PMOS管关断，NMOS管导通。导致NQ2从逻辑“1”翻转为逻辑“0”。与非门1中，NMOS管和PMOS管同时导通，NQ1输出为高阻态。同理可知，与非门5的输出NQ3也为高阻态。因此，错误信号无法继续传播，不会影响到其他电路节点锁存的正确逻辑值。单粒子事件的电荷收集时间较短，错误电压节点的逻辑值被其他电路节点纠正后，可恢复为正确值。具体分析为：NQ3使得与非门4中的NMOS管导通，将Q2重置为逻辑“0”。切断NQ2与地之间的通路。NQ1使得与非门1中的PMOS管关闭，切断Q1与电源之间的通路。因此，Q1和NQ2处的逻辑值随后可分别恢复为“0”和“1”。最终，翻转后的电路节点均可恢复为初始值。该电路的输出结果不受SEU事件的影响。2）Q1和Q2的初始逻辑值均为“1”。假设这两个节点同时被高能粒子击中，电压同时翻转为逻辑“0”。与非门3的输入端A、B同时为逻辑“0”，NQ2翻转为逻辑“1”。与非门1的输出NQ1与电源和地之间均不存在通路，处于高阻状态，维持初始逻辑值“0”。此时，与非门2中的NMOS管和PMOS管同时导通，Q1输出为不定态。与非门5中的NMOS管和PMOS管也同时导通，输出NQ3为不定态。因此，翻转错误信号不能传播影响到其他电路节点。同时，其他电路节点也无法恢复错误节点。节点Q1、Q2、NQ2、NQ3发生翻转，逻辑值错误，节点NQ1、Q3、Q4、NQ4未发生翻转，为正确值。经过改进型C单元电路后，错误信号被屏蔽，保证了最终NQ输出为正确值。该电路的输出结果不受两个SEU事件的影响。当前置RS触发器中非相邻节点Q1和Q3同时发生SEU时，即一个DICE单元内只发生了一个SEU事件，也分为两种情况，讨论如下。1）Q1和Q3的初始逻辑值均为“0”。假设这两个节点同时被高能粒子击中，电压同时翻转为逻辑“1”。与非门1中的NMOS管和PMOS管同时导通，NQ1输出为不定态。同理，与非门5的输出NQ3也为不定态。与非门3和与非门7中的NMOS管和PMOS管同时关闭，为高阻态。Q2和Q4输出保持不变，仍为逻辑“0”，NQ3和NQ1输出重置为逻辑“1”，Q3和Q1输出重置为“0”。这种情况下，即使同时发生两个SEU事件，全部电压节点均可恢复为正确值。2）Q1和Q3的初始逻辑值均为“1”。假设这两个节点同时被高能粒子击中，电压同时翻转为逻辑“0”。与非门3、与非门7中的NMOS管和PMOS管同时导通，NQ1、NQ4输出为不定态。与非门1和与非门5中的NMOS管和PMOS管同时关闭，为高阻态。因此，错误翻转信号无法继续传播，Q2、Q4输出保持不变，仍为逻辑“1”，NQ2和NQ4输出逻辑为“0”。此时，Q1和Q3与地之间的通路被切断，输出逻辑为“1”。最终，输出结果不受两个SEU事件的影响。电路节点Q1～Q4的输出对最终输出NQ的影响都相同。其他任意两个电路节点组合同时发生SEU事件时，与上述分析的某种情况一致，不再详述。综上所述，只有当SEU事件发生在相邻电路节点，且发生1到0翻转时，基于DICE结构的前置触发器中的错误节点电压无法恢复。为了解决该问题，本文增加了一个改进型C单元电路，将施密特触发器和C单元电路进行结合。C单元电路的输入为不相邻的两个输出，以保证正确的节点电压，从而将错误节点电压屏蔽掉［9］。为了进一步提高可靠性，该C单元电路可扩展为4输入，将前置触发器的所有输出节点作为输入。只要保证一个节点正确，均可实现免疫，大幅提高了电路的可靠性。但是，多个晶体管级联结构不适用于低电源电压应用。同时，利用与施密特触发器类似的正反馈结构，以改善输出信号的边沿特性。

2仿真结果与讨论

本文的RS触发器电路基于0．25μm2P4M标准CMOS工艺进行设计，采用仿真工具Spectre验证电路功能和性能。单粒子事件由一个双指数电流源模型进行模拟，注入到电路内部节点。文献［10］、文献［11］给出了具体表达式。由于RS触发器工作在保持状态时才会发生SEU事件，仿真时，在输入信号R和S均为逻辑“1”时，注入单粒子事件。考虑非相邻节点同时注入单粒子事件的情况。分别在Q1和Q3节点处增加一个双指数电流源，电压发生翻转。分别考虑了两种翻转情况：“0”翻转为“1”，“1”翻转为“0”。仿真结果如图3所示。可以看出，被单粒子击中的Q1和Q3节点电压会发生错误翻转，而Q2和Q4存储的逻辑值不受单粒子影响。与1．2节的可靠性分析结果一致，Q1和Q3的节点电压在错误翻转后，会很快被Q2和Q4的节点电压恢复为初始状态。从图3所示的仿真波形可以看出，C单元电路的两个输入Q1和Q3的电压波形完全相同，C单元电路可看作是一个反相器。因此，最终输出NQ的电压波形中也会出现错误翻转，但会很快恢复到初始状态，不会影响后级电路。由最终输出NQ的电压波形可知，该电路可对非相邻节点同时发生的两个SEU事件免疫。同理，考虑两个相邻节点发生SEU事件的情况。在Q1和Q4点同时注入单粒子事件，仿真结果如图4所示。一个DICE单元的两个冗余节点均跳变，逻辑值无法恢复为正确值。从图4所示的仿真波形可以看出，被单粒子击中后，Q1和Q4的逻辑值发生翻转，逻辑值错误。但是，节点Q2和Q3的逻辑值不受影响。原因是DICE结构阻碍了错误信号的继续传播。因为C单元的两个输入中有正确的逻辑值，所以，最终的输出电压没有发生翻转。需要说明的是，Q4电压从逻辑“1”翻转到“0”后，由于与非门8中的M1、M2管同时导通，最终的输出电压介于电源与地之间。为了尽可能阻止这种输出信号的翻转，在设计与非门尺寸时，适当增大了PMOS管的宽长比。同理，Q1电压从逻辑“0”翻转到“1”后，最终的输出电压也处于中间电压值。因此，需要适当增大NMOS管的宽长比，以阻止该错误翻转。在实际应用中，若更关注某种特定方向的翻转，可调整CMOS管的尺寸，进一步提高电路的可靠性。本文的RS触发器具有对称性，4个输出节点对最终输出的影响相当。其余两个输出节点的组合同时发生SEU事件时的仿真结果与图3或图4的仿真结果一致。仿真结果表明，该触发器可以完全对两个SEU事件同时发生的情况免疫。在本文电路的基础上，通过增加前置RS触发器的冗余度，可实现三个以上电路节点翻转的加固电路。然而，在触发器电路应用中，三个以上SEU事件同时发生的概率相对较小。本文电路更具有通用性。本文与其他文献中RS触发器的参数对比如表1所示。文献［12］为普通触发器结构。文献［5］为普通DICE结构RS触发器，但只对单个SEU事件免疫。对于三模冗余结构的双电路节点翻转加固电路，仲裁器的设计非常复杂，没有进行对比。由表1可知，为了实现对两个SEU免疫，本文电路牺牲了一定的面积和功耗。与普通DICE结构触发器相比，本文电路的晶体管数目增加了2．4倍，功耗增加了1．73倍。但是，与文献［8］相比，本文电路不仅可以完全对两个SEU事件免疫，而且晶体管个数减少了20．8％，功耗降低了21．3％，传播延迟时间相当。

3结论

为了对单粒子引起的双节点翻转进行辐射加固设计，本文提出了一种新颖的RS触发器，包括一个基于DICE结构、冗余度为4的前置RS触发器和一个改进型C单元电路。该电路基于0．25μm2P4M标准CMOS工艺实现，并进行了仿真验证。仿真结果表明，该电路能够完全对两个SEU事件免疫，使用的晶体管数量较少，功耗较低。可通过进一步增加冗余度，实现三个以上SEU事件免疫的辐射加固电路。该电路采用标准CMOS工艺制作，适用于其他辐射加固数字IC领域。

参考文献：

［8］苏霖，王佳，高武，等．一种新颖的抗辐射加固SR锁存器设计［J］．微电子学与计算机，2017，34（9）：136－140．

［9］黄正峰，彭小飞，鲁迎春．基于C单元反馈回路的容SEU锁存器设计［J］．微电子学，2015，45（2）：178－183．

［12］BAKERRJ．CMOS集成电路设计手册［M］．第3版．朱万经，张徐亮，张雅丽，等译．北京：人民邮电出版社，2014：49－50．

作者：王佳 李萍 郑然 魏晓敏 胡永才 单位：西北工业大学