电路设计论文范文

电路设计论文范文第1篇

计算机系统所要求解决的问题日趋复杂，与此同时，计算机系统本身的结构也越来越复杂。而复杂性的提高就意味着可靠性的降低，实践经验表明，要想使如此复杂的实时系统实现零出错率几乎是不可能的，因此人们寄希望于系统的容错性能：即系统在出现错误的情况下的适应能力。对于如何同时实现系统的复杂性和可靠性，大自然给了我们近乎完美的蓝本。人体是迄今为止我们所知道的最复杂的生物系统，通过千万年基因进化，使得人体可以在某些细胞发生病变的情况下，不断地进行自我诊断，并最终自愈。因此借用这一机理，科学家们研究出可进化硬件（EHW,EvolvableHardWare），理想的可进化硬件不但同样具有自我诊断能力，能够通过自我重构消除错误，而且可以在设计要求或系统工作环境发生变化的情况下，通过自我重构来使电路适应这种变化而继续正常工作。严格地说，EHW具有两个方面的目的，一方面是把进化算法应用于电子电路的设计中；另一方面是硬件具有通过动态地、自主地重构自己实现在线适应变化的能力。前者强调的是进化算法在电子设计中可替代传统基于规范的设计方法；后者强调的是硬件的可适应机理。当然二者的区别也是很模糊的。本文主要讨论的是EHW在第一个方面的问题。

对EHW的研究主要采用了进化理论中的进化计算（EvolutionaryComputing）算法,特别是遗传算法（GA）为设计算法，在数字电路中以现场可编程门阵列（FPGA）为媒介，在模拟电路设计中以现场可编程模拟阵列（FPAA）为媒介来进行的。此外还有建立在晶体管级的现场可编程晶体管阵列（FPTA），它为同时设计数字电路和和模拟电路提供了一个可靠的平台。下面主要介绍一下遗传算法和现场可编程门阵列的相关知识，并以数字电路为例介绍可进化硬件设计方法。

1．1遗传算法

遗传算法是模拟生物在自然环境中的遗传和进化过程的一种自适应全局优化算法，它借鉴了物种进化的思想，将欲求解问题编码，把可行解表示成字符串形式，称为染色体或个体。先通过初始化随机产生一群个体，称为种群，它们都是假设解。然后把这些假设解置于问题的“环境”中，根据适应值或某种竞争机制选择个体（适应值就是解的满意程度），使用各种遗传操作算子（包括选择，变异，交叉等等）产生下一代（下一代可以完全替代原种群，即非重叠种群；也可以部分替代原种群中一些较差的个体，即重叠种群），如此进化下去，直到满足期望的终止条件，得到问题的最优解为止。

1．2现场可编程逻辑阵列(FPGA)

现场可编程逻辑阵列是一种基于查找表(LUT,LookupTable)结构的可在线编程的逻辑电路。它由存放在片内RAM中的程序来设置其工作状态，工作时需要对片内的RAM进行编程。当用户通过原理图或硬件描述语言（HDL）描述了一个逻辑电路以后，FPGA开发软件会把设计方案通过编译形成数据流，并将数据流下载至RAM中。这些RAM中的数据流决定电路的逻辑关系。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用，灌入不同的数据流就会获得不同的硬件系统，这就是可编程特性。这一特性是实现EHW的重要特性。目前在可进化电子电路的设计中，用得最多得是Xilinx公司的Virtex系列FPGA芯片。

2进化电子电路设计架构

本节以设计高容错性的数字电路设计为例来阐述EHW的设计架构及主要设计步骤。对于通过进化理论的遗传算法来产生容错性，所设计的电路系统可以看作一个具有持续性地、实时地适应变化的硬件系统。对于电子电路来说，所谓的变化的来源很多，如硬件故障导致的错误，设计要求和规则的改变，环境的改变（各种干扰的出现）等。

从进化论的角度来看，当这些变化发生时，个体的适应度会作相应的改变。当进化进行时，个体会适应这些变化重新获得高的适应度。基于进化论的电子电路设计就是利用这种原理,通过对设计结果进行多次地进化来提高其适应变化的能力。

电子电路进化设计架构如图1所示。图中给出了电子电路的设计的两种进化，分别是内部进化和外部进化。其中内部进化是指硬件内部结构的进化，而外部进化是指软件模拟的电路的进化。这两种进化是相互独立的，当然通过外部进化得到的最终设计结果还是要由硬件结构的变化来实际体现。从图中可以看出，进化过程是一个循环往复的过程，其中是根据进化算法（遗传算法）的计算结果来进行的。整个进化设计包括以下步骤：

（1）根据设计的目的，产生初步的方案，并把初步方案用一组染色体（一组“0”和“1”表示的数据串）来表示，其中每个个体表示的是设计的一部分。染色体转化成控制数据流下载到FPGA上，用来定义FPGA的开关状态，从而确定可重构硬件内部各单元的联结，形成了初步的硬件系统。用来设计进化硬件的FPGA器件可以接受任意组合的数据流下载，而不会导致器件的损害。

（2）将设计结果与目标要求进行比较，并用某种误差表示作为描述系统适应度的衡量准则。这需要一定的检测手段和评估软件的支持。对不同的个体，根据适应度进行排序，下一代的个体将由最优的个体来产生。

（3）根据适应度再对新的个体组进行统计，并根据统计结果挑选一些个体。一

部分被选个体保持原样，另一部分个体根据遗传算法进行修改，如进行交叉和变异，而这种交叉和变异的目的是为了产生更具适应性的下一代。把新一代染色体转化成控制数据流下载到FPGA中对硬件进行进化。

（4）重复上述步骤，产生新的数代个体，直到新的个体表示的设计方案表现出接近要求的适应能力为止。

一般来说通过遗传算法最后会得到一个或数个设计结果，最后设计方案具有对设计要求和系统工作环境的最佳适应性。这一过程又叫内部进化或硬件进化。

图中的右边展示了另一种设计可进化电路的方法，即用模拟软件来代替可重构器件，染色体每一位确定的是软件模拟电路的连接方式，而不是可重构器件各单元的连接方式。这一方法叫外部进化或软件进化。这种方法中进化过程完全模拟进行，只有最后的结果才在器件上实施。

进化电子电路设计中，最关键的是遗传算法的应用。在遗传算法的应用过程中，变异因子的确定是需要慎重考虑的，它的大小既关系到个体变异的程度，也关系到个体对环境变化做出反应的能力，而这两个因素相互抵触。变异因子越大，个体更容易适应环境变化，对系统出现的错误做出快速反应，但个体更容易发生突变。而变异因子较小时，系统的反应力变差，但系统一旦获得高适应度的设计方案时可以保持稳定。

对于可进化数字电路的设计，可以在两个层面上进行。一个是在基本的“与”、“或”、“非”门的基础上进行进化设计，一个是在功能块如触发器、加法器和多路选择器的基础上进行。前一种方法更为灵活，而后一种更适于工业应用。有人提出了一种基于进化细胞机（CellularAutomaton）的神经网络模块设计架构。采用这一结构设计时，只需要定义整个模块的适应度，而对于每一模块如何实现它复杂的功能可以不予理睬，对于超大规模线路的设计可以采用这一方法来将电路进行整体优化设计。

3可进化电路设计环境

上面描述的软硬件进化电子电路设计可在图2所示的设计系统环境下进行。这一设计系统环境对于测试可重构硬件的构架及展示在FPGA可重构硬件上的进化设计很有用处。该设计系统环境包括遗传算法软件包、FPGA开发系统板、数据采集软硬件、适应度评估软件、用户接口程序及电路模拟仿真软件。

遗传算法由计算机上运行的一个程序包实现。由它来实现进化计算并产生染色体组。表示硬件描述的染色体通过通信电缆由计算机下载到有FPGA器件的实验板上。然后通过接口将布线结果传回计算机。适应度评估建立在仪器数据采集硬件及软件上，一个接口码将GA与硬件连接起来，可能的设计方案在此得到评估。同时还有一个图形用户接口以便于设计结果的可视化和将问题形式化。通过执行遗传算法在每一代染色体组都会产生新的染色体群组，并被转化为数据流传入实验板上。至于通过软件进化的电子电路设计，可采用Spice软件作为线路模拟仿真软件，把染色体变成模拟电路并通过仿真软件来仿真电路的运行情况，通过相应软件来评估设计结果。

4结论与展望

进化过程广义上可以看作是一个复杂的动态系统的状态变化。在这个意义上，可以将“可进化”这一特性运用到无数的人工系统中，只要这些系统的性能会受到环境的影响。不仅是遗传算法，神经网络、人工智能工程以及胚胎学都可以应用到可进化系统中。虽然目前设计出的可进化硬件还存在着许多需要解决的问题，如系统的鲁棒性等。但在未来的发展中，电子电路可进化的设计方法将不可避免的取代传统的自顶向下设计方法，系统的复杂性将不再成为系统设计的障碍。另一方面，硬件本身的自我重构能力对于那些在复杂多变的环境，特别是人不能直接参与的环境工作的系统来说将带来极大的影响。因此可进化硬件的研究将会进一步深入并会得到广泛的应用而造福人类。

电路设计论文范文第2篇

1）实际导通时栅极偏压一般选12～15V为宜；而栅极负偏置电压可使IGBT可靠关断，一般负偏置电压选－5V为宜。在实际应用中为防止栅极驱动电路出现高压尖峰，最好在栅射之间并接两只反向串联的稳压二极管。

2）考虑到开通期间内部MOSFET产生Mill－er效应，要用大电流驱动源对栅极的输入电容进行快速充放电，以保证驱动信号有足够陡峭的上升、下降沿，加快开关速度，从而使IGBT的开关损耗尽量小。

3）选择合适的栅极串联电阻（一般为10Ω左右）和合适的栅射并联电阻（一般为数百欧姆），以保证动态驱动效果和防静电效果。根据以上要求，可设计出如图1所示的半桥LC串联谐振充电电源的IGBT驱动电路原理图。考虑到多数芯片难以承受20V及以上的电源电压，所以驱动电源Vo采用18V。二极管V79将其拆分为＋12．9V和－5．1V，前者是维持IGBT导通的电压，后者用于IGBT关断的负电压保护。光耦TLP350将PWM弱电信号传输给驱动电路且实现了电气隔离，而驱动器TC4422A可为IGBT模块提供较高开关频率下的动态大电流开关信号，其输出端口串联的电容C65可以进一步加快开关速度。应注意一个IGBT模块有两个相同单管，所以实际需要两路不共地的18V稳压电源；另外IGBT栅射极之间的510Ω并联电阻应该直接焊装在其管脚上（未在图中画出），而且最好在管脚上并联焊装一个1N4733和1N4744（反向串联）稳压二极管，以保护IGBT的栅极。

2实验结果及分析

在变换器的LC输出端接入两个2W／200Ω的电阻进行静态测试。实验中使用的仪器为：Agi－lent54833A型示波器，10073D低压探头。示波器置于AC档对输出电压纹波进行观测，波形如图5所示。由实验结果看，输出纹波可以基本保持在±10mV以内，满足设计要求。此后对反激变换器电路板与IGBT模块驱动电路板进行对接联调。观察了IGBT栅极的驱动信号波形。由实验结果看，IGBT在开通时驱动电压接近13V，而在其关断时间内电压接近5V。这主要是电路中的光耦和大电流驱动器本身内部的晶体管对驱动电压有所消耗（即管压降）造成的，故不可能完全达到18V供电电源的水平。

3结论

电路设计论文范文第3篇

前导0计数器电路实现的功能：从数据的高位往低位计算连续0的个数，若出现1，则停止计数．

1.1设计理论本文设计一个108位前导0计数器电路，采用2位分组的并行计数算法，电路设计原理如下：如图2所示，前导0计数电路将数据位宽平分为高半位和低半位两个部分，然后分别对两部分前导0个数进行计算，在下一级计数逻辑对上面两个计数器结果进行汇总．当n＝2时，相当于4位前导0计数电路；当n＞2时，相当于2n位前导0计数电路．

1.24位前导0电路设计如图3所示，Count［1：0］可以表示Data［3：0］不全为0时前导0个数；当Data［3：0］全为0时，前导0的个数为4，Count［1：0］最多也只能表示3，因此需要Z信号作为Count的拓展位［4］．当Data［3：0］全为0时，前导0个数是4，拓展位Z＝1，count［1：0］＝2′b00，Z与Count［1：0］组成3位二进制计数值，为3′b100，正好可以表示Data［3：0］全为0时前导0的个数4．

1.38位前导0电路设计8位前导0电路是在两个4位前导0得出的计数结果后再做一次选择，对前面两个4位前导0的计数结果进行汇总．8位前导0的电路结构如图4所示．图4中，左上方电路计算高4位前导0个数，右上方电路计算低4位前导0个数．当高4位全为0时，则需将高4位前导0个数与低4位前导0个数相加；当高4位不全为0，则只需输出高4位前导0个数即可．当Data［7：0］不全为0，Count［2：0］即可表示前导0的个数；当Data［7：0］全为0，则Count［2：0］＝3’b0，Z＝1，构成二进制1000可以表示成8个0．从8位前导0电路结构，再结合4位前导0电路结构，由此找出前导0电路设计规律，为108位前导0电路设计提供结构的拓展．将8位前导0电路结构进行模块层次化，如图5所示．图5所示，浅灰色模块（四端口模块）是1个NR2D和1个INVD，深灰色模块（三端口模块）是1个AN2D，上一级的白色模块是3个MUX2D，下一级白色模块（五端口模块）是5个MUX2D．在大位宽前导0电路设计中，每向下增加一级模块，模块的个数就会增加一倍，白色模块的MUX2D就会增加2个，浅灰色和深灰色模块的逻辑单元不变．

1.4108前导0电路设计将64位、32位和12位这三个前导0电路进行拼接，组成的108位前导0电路结构如图6所示．如图6所示，从上到下分别是第一级模块、第二级模块、第三级模块、第四级模块、第五级模块、第六级模块、第七级模块．各个模块的内部逻辑电路如图7所示，其中白色模块n（n≥2）是指模块的级数。

2电路优化

2.1Z信号树逻辑优化图6中深灰色模块（三端口模块）是Z信号树逻辑模块，Z信号树经过优化之后如图8所示．

2.2Count树逻辑优化图6中白色模块（五端口模块）构成Count树，Count树由MUX2D逻辑单元构成．由于MUX2D标准单元存在传输管，导致标准单元延时大，以及单元驱动能力弱的情况［5］．因此需要将传输管逻辑单元优化成速度快、稳定性好的CMOS互补逻辑单元。将MUX2D传输管逻辑单元通过逻辑换算，使之成为互补的CMOS逻辑单元，可以有效提高Count树的计算速度和稳定性．根据Count树中白色模块（五端口模块）所处的模块级数，分奇偶两种情况分别进行逻辑换算和重组，优化之后的逻辑结构如图9所示．从图9发现，优化后的逻辑电路中有反相器存在，并且随着模块级数增加，反相器个数也在增加．因此有必要将反相器提取出来，以一个大尺寸的反相器来代替这些分散的反相器，这样既可以满足驱动的需要，也可以用来减少面积．于是进一步优化之后的电路结构如图10所示．

2.3单元尺寸优化在同一级有关联的相邻两个模块，由于扇出不同造成负载不一样，因而不同模块内部单元尺寸的调整顺序也不一样．108位前导0电路逻辑单元尺寸调整的顺序如图11所示．从图11可以看出，首先优化第1条路径的尺寸，按照阿拉伯数字依次增大的顺序，依次进行不同路径的模块单元尺寸调整，最后优化第13条路径．每条路径都是顺着箭头的方向，对各个模块依次进行单元尺寸的调整．

3性能比较

在108位前导0电路设计完成过后，提取电路设计的网表进行PT分析，通过PT分析获得到时序和面积结果．然后分别与传统前导0计数器的RTL级代码［6］进行DC综合的结果，以及8位分组的RTL级代码进行DC综合的结果进行比较，如表1所示．通过比较发现，传统前导0的RTL级代码进行DC综合的时序和面积都太大，相对而言8位分组前导0的RTL级代码进行DC综合的时序却要比它要好得多，这也是当前一直使用8位分组前导0的RTL级代码的原因．然而本文设计的2位分组的108位前导0电路，进行PT分析的时序比8位分组DC综合的时序少了19％，但面积却比8位分组的差了20％．由于计数器的运算速度对浮点加法的运算是至关重要的，在面积相差不大的情况下这个电路设计仍然是非常成功的．

4结束语

电路设计论文范文第4篇

以往的拥挤度估计方法分为两类：边界框方法和总体布线方法。由于布线模型没有确定，边界框方法是一种粗略的估计方法。总体布线是一种基于拓扑结构的方法，通常是L型布线或Z型布线。本文采用总体布线的方法来进行拥挤度的估计，模块的边的移动通过总体布线来控制。

2拥挤度驱动的模块边的移动

2.1确定布局区域的大小

改变布局区域的大小的目的是使其能够满足布线需求。首先，将整块电路板划分成m×n个布局区域，用Bij代表每个布局区域，i代表行（i=1…m），j代表列（j=1…n）。如图3所示，xij和xij+1分别代表布局区域Bij的左边和右边，yij和yij+1分别代表布局区域Bij的上边和下边。uijl、uijr、uijt和uijb分别代表通过总体布线得到的布局区域左边、右边、上边和下边布线的数量。H、W、hTile和wTile分别代表电路板的高度、宽度、布局区域原始高度和原始宽度。（1）布通率约束。布线的容量与布局区域边的长度相关联，理想情况下，如果布局区域的边足够大，布线时就不会产生重叠。在布通率约束公式中，用xi,j+1-xij代表布局区域Bij的宽度，用f1（u）表示容纳下u条线所需要的长度，u是通过总体布线得出的。（2）面积约束。此约束是用来确保布局区域可以容纳下其中的所有单元，如果没有此约束，假设布局区域的高是固定的，当布局区域的边不拥挤时，在X方向布局区域内的单元就会产生大量的重叠。（3）移动约束。算法输入的结果是一个已经合法化的布局，所以优化过程有必要不过多的影响原有布局结果，因此需要设置移动约束来限制边的移动。在公式中，C代表边移动的限度，设定C的大小为布局区域宽度的一半。（4）电路板大小约束。最后设定电路板约束来限制边在移动时不要超出电路板之外，保证结果的合理性。

2.2基于最长路径的解决方法

快速有效的解决拥挤问题的方法是基于最长路径技术。为了计算最长路径，需要建立一个有向无环图G（V，E），对于每一条布局区域边Xij用顶点Vij来代替，对于每一种不同的约束这里用有向边来代替，用边Er代替布通率约束，用边Ea代替面积约束，用边Em代替移动约束，就可以找到从左至右最长的一条路径，如图4所示。因为在两个顶点之间有三种约束，所以采用以下的方法计算出两点间的最长路径。其步骤如下：（1）按照布通率约束移动边的时候，边同时受到面积约束和移动约束，如果布通率约束得出的值同时满足面积约束和移动约束，此时就将两点间的距离设置为经布通率约束得出的值（||Er||）。（2）如果得到的值仅满足移动约束而不满足面积约束，此时将两点间的距离设置为有面积约束得到的值（||Ea||）。（3）如果经布通率计算得到的值满足面积约束而不满足移动约束，此时将两点间的距离设置为有移动约束得到的值（||Em||）。（4）如果由布通率计算得到的值对于其他两种约束都不满足，此时先将两点间的距离设置为由移动约束计算得到的值（||Em||），如果同时也满足面积约束，则此值被确定下来，如果不满足面积约束，两点间的距离设置为由面积约束计算得到的值（||Ea||）。基于以上的理论，可以计算出任意两点间的距离，最终确定出一行的长度：（L=Σ||E||）。选出所有行中最长的一行为最长路径（LP）。如果该长度大于电路板的宽度（LP>W），需要压缩此长度使其在电路板之内。因为两点间的距离有三种可能的值，定义经布通率约束和移动约束得到的值（||Er||）、（||Em||）为可压缩值，经面积约束计算得到的值（||Ea||）为不可压缩值。通过定义，将所有（||Er||）、（||Em||）乘以压缩比例s（s=W/(LP-||Ea||）），就得到了满足所有条件的结果。经过上述操作，所有单元会整体向左偏移，并挤压在原本不拥挤的区域，如图5所示。为了避免这种情况，设布局区域边未移动时的坐标为Xi，j，经过从左至右的最长路径操作后得到的坐标为Xli，j，然后将原本输入的需要移动。根据布局区域改变前单元到区域左边和区域右边的比例确定新单元的位置，如图6所示，L1/R1=L2/R2。

3实验验证

实验验证是在一台CPU为2.4GHzIntelXeon，内存4G的机器上完成，采用的ISPD2011比赛实例。选取的7个比赛实例以及由清华大学、国立交通大学、密歇根大学处理的结果，用总体布线工具NCTURouter2.0[11]确定估计的拥挤信息和评估实验结果，对各院校比赛得出的布局结果进行处理优化。实验结果统计在表1中，前缀如SC代表清华大学，VDA代表国立交通大学，simpl代表密歇根大学，后接的如superblue4为比赛中的实例名称，组合在一起表示各大学对不同实例处理的结果。通过数据得出经过优化处理之后的结果在布线线长、布线重叠度、布线时间上都有很好的优化，特别是经清华大学处理的实例superblue4，提高极为明显，由国立交通大学大学处理的结果也有很大的提高。

4结论

电路设计论文范文第5篇

S3R分流调节控制电路通过采样母线电压获得功率信息，产生控制信号在分流域、充电域和放电域3个域内分别对分流调节器、充电控制器及放电控制器进行调节，实现整个轨道周期1次电源母线调节．S3R调节原理为母线主误差放大电路输出信号在一定范围内与S3R的一定工作模式对应．当负载减轻时，母线电压升高，MEA电压升高，分流电路依次进入分流状态;反之，当负载加重，母线电压降低，MEA电压降低，分流电路依次进入供电状态．

2S3R电路线性模型和控制闭环优化设计

2.1功率级模型及其线性化

S3R控制环路模型可以简化成由误差电压作为控制输入端，输出电流作为最终控制结果的模型，忽略迟滞比较器的非线，将n个滞环控制器按照滞环电压与所对应的电流排列起来，如图3所示，虽然两级不是完全按照对角线连接起来，但是随着级数的增加，就可以把它近似线性化，简化控制系统设计．

2.2控制环路设计

S3R电路控制环路工作原理为当方阵供电电流超出负载要求时，母线电容充电，母线误差放大信号UMEA升高并达到回差比较电路设计的比较上限时，对应分流开关管短路．当方阵供电电流不满足负载要求时，母线电容放电，母线误差放大信号UMEA下降并达到回差比较电路设计的比较下限时，对应分流开关管开路．

3S3R电路稳健优化设计

通过对S3R电路常态仿真分析，母线输出电压满足(42±0.5)V标称要求，然后对电路进行灵敏度仿真分析，考虑当电路各个参数发生变化时，母线输出电压范围有多大程度的变化，据此找出可能引起母线输出电压最大变化的器件或参数，并确定在接下来的设计流程中着重处理哪些参数．灵敏度分析结果的数值越大，相应参数对输出变化的影响越大．通过灵敏度分析，找到对电路母线电压输出范围影响最大的参数，下面基于参数扫描分析稳压管，母线滤波电容，方阵电流，负载功率变化对母线电压的影响，并对母线滤波电容进行优化．本文对S3R电路进行最坏情况分析．具体过程如下:确定单级S3R电路为最坏情况分析电路对象;然后针对S3R电路工作环境及任务情况，定义最坏情况条件，令S3R电路参数值在表2浮动范围内按照正态分布随机取样;对所取样的参数值进行100次蒙特卡洛分析，检验在最坏情况下，器件在一定范围内浮动对母线电压输出的影响。

4结论

1)对在saber中搭建的S3R电路模型进行常态仿真分析，结果表明母线输出(42±0.2)V电压，满足±0.5V波动范围要求．

2)通过灵敏度分析找到对S3R电路母线输出性能影响最大的元器件．通过参数扫描分析，对母线滤波电容参数进行优化，确定母线滤波电容为6mF时，S3R电路母线电压输出稳定性更好，动态响应更快，过冲更小;稳压管在受－40～80℃温度影响变化内，电路母线电压输出满足在(42±0.5)V波动．并检验了单级S3R电路在一定方阵电流供给下的带载能力;

3)考虑在最坏情况下，指定电路中元器件参数在一定范围内按照正态分布，对S3R电路进行100次蒙特卡洛分析，稳态时，母线电压输出为41.799～42.154V，满足纹波±0.5V误差要求;对S3R电路分流器件进行最坏情况应力分析，结果表明，电路中分流器件降额数值在50%以下，满足器件降额要求．

电路设计论文范文第6篇

仪器设备的电源模块，是EFT/B干扰最初也是最容易进入的端口，为了防止产生耦合串扰，主要是采用对EFT/B中低频信号有效滤波和对超高频部分信号吸收的方法，重新设计滤波器。

EFT/B干扰信号在线路传导过程中，其中的共模干扰信号频率高，且干扰幅度大，对设备的影响较大，差模信号频率低，干扰幅度小，对设备的影响也较小，所以针对高频干扰信号较强这一情况，我们的滤波电路设计为低通滤波电路，见图1。图中，C1和C2电容为差模滤波电容，主要是为了滤除差模信号，为了防止在通电的瞬间产生较大的冲击电流，此电容选用不宜过大。C3和C4为共模滤波电容，和共模扼流圈一起，共同组成共模滤波电路滤除电源线和地线之间的共模干扰。

L1为共模扼流圈（图2），采用铁氧体做磁芯，双线反向并绕，由结构特点，对中高频的共模干扰信号呈现很大阻抗，抑制中高频共模信号通过，达到滤波的目的。理想的共模扼流圈对差模干扰信号本无抑制作用，但实际上绕组线圈之间存在的间隙，也会产生差模电感，对差模干扰信号也有一定的抑制作用。另外共模电感还可以抑制本身不向外发出电磁干扰，避免影响其他设备电路工作。共模扼流圈上的电感为储能元件，在抑制传导性干扰上有明显作用，但是电感本身的适用频率一般不高于50MHz，所以对高于50MHz的超高频干扰信号，我们在输入信号线加铁氧体磁环来抑制超高频干扰。

铁氧体磁环是一种很常用的滤波材料，它本身属于能量转换器件，低频信号通过时，铁氧体磁环不会影响数据和有用信号的传输，但高频信号通过时，铁氧体磁环会大大增加阻抗，把高频干扰转换为热量消耗掉。实验证明，铁氧体的确对滤波电路的滤波效果产生了非常积极的作用。根据上面的设计方案，我们用通过试验做一下验证。试验中，EFT/B信号U=4KV，分别注入L线和N线，得数据如表格1。由表格1的实验数据，我们可以得出，滤波器对EFT/B干扰信号有很明显的抑制效果，不管是差模部分还是共模部分均取得满意效果。

2结论

电路设计论文范文第7篇

同步扰码的实质是让输入比特与随机数产生器所产生的一位随机比特进行异或来产生扰码的输出比特，其原理如图1所示。JESD204B协议规定的扰码方式需采用自同步扰码方式，自同步的扰码与解扰电路结构如图2所示。可见，对于自同步串行扰码，每次扰码输出都是由移位寄存器第13位和第14位比特进行异或，得到的结果再与输入比特值进行异或而得到的。由于传输层数据成帧之后，往往是以8位或16位数据进行并行传输的，所以必须在串行扰码的基础上，设计8位并行或16位并行的扰码与解扰电路。下面将在串行扰码表达式的基础上推导并行扰码的逻辑表达式。串行扰码每次只处理一个比特。在每个时钟周期，移位寄存器只移一位［3］。对于串行扰码，假设此刻输入比特是bn，输出比特是an，则移位寄存器s0中存储的比特是an－1，依此类推移位寄存器s14中存储的比特是an－15，因此an=bn+an－14+an－15。则下一个时刻的输入比特是bn+1，输出比特是an+1，此时移位寄存器s14中存储的比特是an－14，因此an+1=bn+1+an－13+an－14。由上面两组公式可以看出，只要保证扰码器和解扰器中对应的各个移位寄存器中的值相同即可，即扰码器的移位寄存器状态与解扰器的移位寄存器状态必须达到同步。由于协议中并没有规定移位寄存器的初始值，所以要解决解扰器输出与移位寄存器初始状态值有关的问题。为了不让解扰电路的输出与初始状态值有关，便于收发两端的同步，下面给出一种改进的并行扰码与解扰电路结构。

2改进的并行扰码与解扰电路

前面已经提到，协议规定的扰码与解扰模块位于数据传输层和数据链路层之间，在传输层数据成帧的过程中，发射器为了与接收器之间达到同步会在用户数据前发送编码数据同步序列和初始通道校准序列，协议要求在这两种序列发送的过程中是不能进行扰码的，在此过程中扰码器和解扰器处于非工作状态。另一方面，在用户数据到达后，扰码器和解扰器要开始工作，如果此时扰码器与解扰器中移位寄存器的初始状态值不同，会导致接收端不能正确恢复用户数据前两个字节值［4］。为了避免前两个字节值的丢失，在扰码器与解扰器的移位寄存器同步之前，用户数据前两个字节可以在无扰码操作的情况下传输，两个字节之后，扰码器与解扰器移位寄存器的状态就会由用户数据的前两个字节所确定，这时能够保证达到同步状态。基于以上考虑，提出一种带使能信号的改进扰码与解扰电路结构［4］，如图3所示。此时扰码器和解扰器都加入了一个使能控制信号。当en信号为低电平时，输入不经扰码直接输出;同理在接收端也不用解扰。两个字节之后，扰码器和解扰器移位寄存器中的状态都是由输入决定的确定值，此时可将en信号电平拉高，进行正常的扰码与解扰操作。

3仿真结果

用MODELSIM软件对设计的并行扰码和解扰电路进行了功能仿真。把扰码电路和解扰电路串联起来进行了仿真，仿真结果如图4和图5所示。由仿真结果看出，无论是8位并行扰码还是16位并行扰码，前两个字节都没有被扰码，当然也没有被解扰，此时扰码器的输出和解扰器的输出是相同的。从第3个字节开始，扰码器和解扰器就进行了正常的扰码与解扰。这样的输出结果正是协议的规范和要求。而解扰器的输出与扰码器的输入是完全相同的，从而证明了电路扰码和解扰功能的正确性。用DesignCompiler软件对设计进行综合，得到电路在面积、动态功耗、弛豫时间等方面的结果，如表1所示。由以上综合结果可以看出，该电路功耗很低，至少可以运行于较高频率，满足协议对加扰电路的速度要求。

4总结

电路设计论文范文第8篇

在非微电子专业如计算机、通信、信号处理、自动化、机械等专业开设集成电路设计技术相关课程，一方面，这些专业的学生有电子电路基础知识，又有自己本专业的知识，可以从本专业的系统角度来理解和设计集成电路芯片，非常适合进行各种应用的集成电路芯片设计阶段的工作，这些专业也是目前芯片设计需求最旺盛的领域；另一方面，对于这些专业学生的应用特点，不宜也不可能开设微电子专业的所有课程，也不宜将集成电路设计阶段的许多技术（如低功耗设计、可测性设计等）开设为单独课程，而是要将相应课程整合，开设一到二门集成电路设计的综合课程，使学生既能够掌握集成电路设计基本技术流程，也能够了解集成电路设计方面更深层的技术和发展趋势。因此，在课程的具体设置上，应该把握以下原则。理论讲授与实践操作并重集成电路设计技术是一门实践性非常强的课程。随着电子信息技术的飞速发展，采用EDA工具进行电路辅助设计，已经成为集成电路芯片主流的设计方法。因此，在理解电路和芯片设计的基本原理和流程的基础上，了解和掌握相关设计工具，是掌握集成电路设计技术的重要环节。技能培训与前瞻理论皆有在课程的内容设置中，既要有使学生掌握集成电路芯片设计能力和技术的讲授和实践，又有对集成电路芯片设计新技术和更高层技术的介绍。这样通过本门课程的学习，一方面，学员掌握了一项实实在在有用的技术；另一方面，学员了解了该项技术的更深和更新的知识，有利于在硕、博士阶段或者在工作岗位上，对集成电路芯片设计技术的继续研究和学习。基础理论和技术流程隔离由于是针对非微电子专业开设的课程，因此在课程讲授中不涉及电路设计的一些原理性知识，如半导体物理及器件、集成电路的工艺原理等，而是将主要精力放在集成电路芯片的设计与实现技术上，这样非微电子专业的学生能够很容易入门，提高其学习兴趣和热情。

2非微电子专业集成电路设计课程实践

根据以上原则，信息工程大学根据具体实际，在计算机、通信、信号处理、密码等相关专业开设集成电路芯片设计技术课程，根据近两年的教学情况来看，取得良好的效果。该课程的主要特点如下。优化的理论授课内容1）集成电路芯片设计概论：介绍IC设计的基本概念、IC设计的关键技术、IC技术的发展和趋势等内容。使学员对IC设计技术有一个大概而全面的了解，了解IC设计技术的发展历程及基本情况，理解IC设计技术的基本概念；了解IC设计发展趋势和新技术，包括软硬件协同设计技术、IC低功耗设计技术、IC可重用设计技术等。2）IC产业链及设计流程：介绍集成电路产业的历史变革、目前形成的“四业分工”，以及数字IC设计流程等内容。使学员了解集成电路产业的变革和分工，了解设计、制造、封装、测试等环节的一些基本情况，了解数字IC的整个设计流程，包括代码编写与仿真、逻辑综合与布局布线、时序验证与物理验证及芯片面积优化、时钟树综合、扫描链插入等内容。3）RTL硬件描述语言基础：主要讲授Verilog硬件描述语言的基本语法、描述方式、设计方法等内容。使学员能够初步掌握使用硬件描述语言进行数字逻辑电路设计的基本语法，了解大型电路芯片的基本设计规则和设计方法，并通过设计实践学习和巩固硬件电路代码编写和调试能力。4）系统集成设计基础：主要讲授更高层次的集成电路芯片如片上系统（SoC）、片上网络（NoC）的基本概念和集成设计方法。使学员初步了解大规模系统级芯片架构设计的基础方法及主要片内嵌入式处理器核。

丰富的实践操作内容1）Verilog代码设计实践：学习通过课下编码、上机调试等方式，初步掌握使用Verilog硬件描述语言进行基本数字逻辑电路设计的能力，并通过给定的IP核或代码模块的集成，掌握大型芯片电路的集成设计能力。2）IC前端设计基础实践：依托Synopsys公司数字集成电路前端设计平台DesignCompiler，使学员通过上机演练，初步掌握使用DesignCompiler进行集成电路前端设计的流程和方法，主要包括RTL综合、时序约束、时序优化、可测性设计等内容。3）IC后端设计基础实践：依托Synopsys公司数字集成电路后端设计平台ICCompiler，使学员通过上机演练，初步掌握使用ICCompiler进行集成电路后端设计的流程和方法，主要包括后端设计准备、版图规划与电源规划、物理综合与全局优化、时钟树综合、布线操作、物理验证与最终优化等内容。灵活的考核评价机制1）IC设计基本知识笔试：通过闭卷考试的方式，考查学员队IC设计的一些基本知识，如基本概念、基本设计流程、简单的代码编写等。2）IC设计上机实践操作：通过上机操作的形式，给定一个具体并相对简单的芯片设计代码，要求学员使用Synopsys公司数字集成电路设计前后端平台，完成整个芯片的前后端设计和验证流程。3）IC设计相关领域报告：通过撰写报告的形式，要求学员查阅IC设计领域的相关技术文献，包括该领域的前沿研究技术、设计流程中相关技术点的深入研究、集成电路设计领域的发展历程和趋势等，撰写相应的专题报告。

3结语

电路设计论文范文第9篇

1.1 信号线间距离的影响

计算机高速数字电路设计技术的发展是电子设计领域一次新的突破，对计算机电子技术的发展有着极大的作用。但是，在现阶段计算机高速数字电路设计技术中却存在一定的问题。例如，信号线间距离对计算机高速数字电路设计的影响，一般情况下，信号线间的距离会随着印刷版电路密集度的增大而变化，越来越狭小，而在这个过程中，也会导致信号之间的电磁耦合增大，这样就不会对其进行忽略处理，会引发信号间的串扰现象，而且随着时间的推移会越来越严重。

1.2 阻抗不匹配的问题

阻抗是信号传输线上的关键因素，而在现阶段计算机高速数字电路设计的过程中，却存在信号传输位置上的阻抗不相匹配的现象，这样极易引发反射噪声，而反射噪声将会对信号造成一定的破坏，使得信号的完整性受到极高速数字电路设计是电子技术行业发展的重要结晶，通过多个电子元件组成，更是将电子技术发挥的淋漓尽致，而且，计算机高速数字电路技术的应用也极为广泛。但是，在实际的应用中，计算机高速数字电路设计技术却受到一些因素的影响，例如，信号线间距离的影响、阻抗不匹配的问题、电源平面间电阻和电感的影响等，都会对计算机高速数字电路技术的运行效率产生影响，要提升计算机高速数字技术的应用效率，必须解决这些影响因素，对此，本文主要对计算机高速数字电路设计技术进行研究。摘要大的影响。

1.3 电源平面间电阻和电感的影响

计算机高速数字化电路设计技术是根据实际的情况，利用先进的电子技术设计而成，在诸多领域都得到广泛的应用。现阶段计算机高速数字电路设计中，由于电源平面间存在电阻和电感，使得大量电路输出同时动作时，就会使整个电路产生较大的瞬态电流，这将会对极端级高速数字电路地线以及电源线上的电压造成极大的影响，甚至会产生波动的现象。

2计算机高速数字电路技术的研究分析

2.1 合理设计，确保计算机高速数字电路信号的完整性

通过以上的分析得知，现阶段计算机高速数字电路设计技术中，由于受到阻抗不匹配的影响，对电路信号的完整性也造成一定的影响，因此，要对计算机高速数字电路技术进行合理的设计，确保计算机高速数字电路信号的完整性。主要分为两方面研究，一方面是对不同电路之间电路信号网的传输信号干扰情况进行研究，也就是以上所提到的反射和干扰的问题，而另一方面，要对不同信号在传输的过程中，对电路信号网产生的干扰情况进行分析。计算机高速数字电路在运行的过程中，会受到阻抗不相匹配的因素而影响到电路信号的传输效率，而且，现阶段计算机高速数字电路运行的过程中，阻抗很难控制，经常会出现阻抗过大或过小的现象，都会对电路信号传播的波形产生一定的干扰，从而对计算机高速电路传输信号的完整性产生直接的影响。为了避免这类情况的发生，要对计算机高速数字电路设计技术展开研究，从正常理论来看，高速数字电路设计难以使电路与临街阻抗的状态相互符合，可以对计算机高速数字电路设计技术进行改进，保持系统处于过阻抗状态，这样就能保证计算机高速数字电路设计不会受到阻抗不等的状态而影响到计算机高速数字电路信息传输的完整性。

2.2 对高速数字电路电源进行合理设计

电源是计算机高速数字电路技术的重要组成元件，通过以上的分析得知，计算机高速数字电路设计中，由于受到电源平面间电阻和电感的影响，使得电源运行过程中会出现过电压的故障，也就是电源的波形质量受到影响，严重影响到计算机高速数字电路运行的可靠性。从理论上来看，如果高速数字电路设计中，电源系统中不存在阻抗的话是电路设计最理想的状态，这样整个信号的回路也不会存在阻抗耗损的问题，系统中的各个点的点位就会保持恒定的状态。但是，在实际中却不会存在这种理想状态，计算机高速数字电路系统运行的过程中，就必须要考虑到电源的电阻和电感因素，而要减少电源面的电阻和电感对电源系统的影响，就必须对其采取降低的处理措施。从当今计算机高速数字电路系统电源材质的分析了解到，电路系统中大多数都是采用大面积铜质材料，如果结合电源系统要求来分析的话，这些材料远远达不到计算机高速数字电路电源的标准要求，这样在系统正常运行的过程中势必会受到一定的影响，对此，要将所有影响因素进行综合性的考虑和研究，可以采用楼电容应用到电路中，这样可以有效的避免或降低电源面电阻和电感对系统的影响，从而有效的提高计算机高速数字电路系统运行的可靠性。

3总结

电路设计论文范文第10篇

一般觉得倘若数字逻辑上的电路频率上升到甚至越过45MHz到50MHz并且作业时超越这个频率的电路已占整个电子系统的相关数值这样的电路就是高速电路。

2高速电路的分布

在运用高速电路时由于作业的次数增加频繁披长也就比较短了些。波长和线路的长短相近那我们一定要将信号看作电磁波的波动。换一种说法就是由集成电路方面转向分布电路方面。在研究高速电路中肩的地方需要运用电磁学的理论肖频率到达怎样的限度需要运用这个理论这是一个没法解决的问题。如此说来是不是就真的不可以解决?这也并不是这样还是有一个标准可以参考的:在信号发生变化时如果信号没有传送到最末端再反射回来那就可以想到电磁波的效应了。在研究传输线时应该牢记的一个点就是阻抗匹配”。阻抗匹配的意思就是信号输出、负荷载动、传输线特点这三种要素的阻抗都是相一致的。

3高速电路设计在ABS中的应用

ABS中的零件主要是集成芯片集成芯片是ABS的灵魂厂般都会采用适合ABS工作的专用集成芯片。集成芯片上的电源电压时常会遇到缓冲突然间太大的情况，想要避免这样的情况就需要对集成芯片的电路做改动池就是多配备一个祸电容这样做就避免了毛刺对电源的作用减缓由电源环绕线路的辐射。祸电容的这一功能也常被运用在插座上。ABS采用高速电路的设计那就必定会运转高速但这并不是完全有利的肩可能会致使电源电压缓冲太过于强烈这又该如何克服呢?我们可以将高功耗的设备零件与它放在一起这样就能够克服了。高速电路设计应用于ABS系统后，制动总泵运转更加快速，制动压力调节器的调节功能十分急促有效，电子控制器的功耗大大降低整个系统的工作更为快捷有效。

电路设计论文范文第11篇

通过光敏三极管将光的强弱转换成光强的电信号，该信号送入放大器经放大处理，同时送入两路比较器，其中一路是上限比较器，一路是下限比较器.通过光电转换模块对光强的转换，当输出电压达到0.4~0.45V时，放大器输出信号小于下限比较电平，下限比较器翻转，信号送入反相器，通过显示模块进行显示，随着光强的增强，当输出电压达到0.55V，放大器输出信号小于上限比较电平，上限比较器输出发生翻转，信号送入反相器。

2照明灯电压闭环控制

光敏三极管接收的光强信号经处理送入压控开关电源的控制端，对输出电压进行控制，使加在灯丝两端的电压随光强的变化而改变，从而实现照明灯电压的自动调节。通过设计的硬件电路，可以实现设备所需的标准背景电平，调节出口处光强的强与弱，都可以根据信号的变化，自动将输出灯压调到合适范围内，实现照明灯的闭环控制。

3设计方法

3.1电源模块

本电源是两个独立电源的组合体，其中主控电源是一个可靠、大电流压控电源，其输出电压随其控制端外加的直流电压的改变而变化。输出电压为交流220V+20%,50Hz。输出电压精度及负载能力、电路保护功能都有输出短路保护。图4为电源控制特性曲线，可清晰的看出电源模块输出电压随控制电压的关系。

3.2运算放大器

运算放大器[4-5]具有两个输入端和一个输出端，如图5所示，其中标有“+”号的输入端为“同相输入端”而不能叫做正端)，另一只标有“一”号的输入端为“反相输入端”同样也不能叫做负端，如果先后分别从这两个输入端输入同样的信号，则在输出端会得到电压相同但极性相反的输出信号：输出端输出的信号与同相输人端的信号同相，而与反相输入端的信号反相。本文设计应用LM型运算放大器，通过电路设计来完成合理控制电压输出。

3.3ProtelDXP

ProtelDXP2004[6]是一个32位的电子设计系统，它是一套构建在板级设计与实现特性基础上的EDA设计软件，其主要功能包括电路原理图设计、印刷电路板设计、改进型拓扑自动布线、模拟/数字混合信号仿真、布局前/后信号完整性分析、PLD2004可编程逻辑系统，以及完整的计算机辅助（CAM）输出和编辑性能等。原理图设计系统是ProtelDXP2004的主要功能模块之一，提供了强大的电路原理图绘制功能：1)功能完善的多功能编辑器；2)层次化、多通道的原理图编辑环境；3)交互式全局编辑功能；4)强大的电路设计自动化功能。本文通过此软件设计背景电路模块，实现背景目标的模拟，也为工程实践打下基础。图6为背景目标电路的主要设计部分，可实现背景照明等的电压调控，再根据电压控制电路调节获得检测仪所需要的背景电平信号，从而达到标准。

3.4Multisim

Multisim[7]是美国国家仪器（NI）有限公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。仿真的内容：1）器件建模及仿真；2）电路的构建及仿真；3）系统的组成及仿真；4）仪表仪器原理及制造仿真。

4研究结果与分析

4.1电路仿真图

如图7为模拟背景电路电压输出仿真，根据仿真图可以得出电路反应时间以及输出电压值，根据设计，得到电压值为0.424V，基本上符合研究计划的0.4~0.55V标准，可以为此检测仪进行设备的性能参数检测提供均匀的符合标准的光源。通过主控计算机输出的控制指令，使输出的背景在0.4~0.45V区间，进行设备的各性能参数测试。

4.2背景目标实现

应用ProtelDXP2004软件进行PCB板设计连接，以此进行实装电路构造，并组合此检测系统，验证此设计的正确性。图8为本文设计电路所生成的目标背景信号源，根据主控计算机的输出命令，调节输出电压，应用设备对背景目标进行信号采集观测，可观测到图8中的亮斑即为目标源。为下一步进行目标跟踪、数据处理打下基础。

5结论

电路设计论文范文第12篇

关键词：PWM控制电路CPLDVHDL

在直流伺服控制系统中，通过专用集成芯片或中小规模的数字集成电路构成的传统PWM控制电路往往存在电路设计复杂，体积大，抗干扰能力差以及设计困难、设计周期长等缺点因此PWM控制电路的模块化、集成化已成为发展趋势。它不仅可以使系统体积减小、重量减轻且功耗降低，同时可使系统的可靠性大大提高。随着电子技术的发展，特别是专用集成电路（ASIC）设计技术的日趋完善，数字化的电子自动化设计（EDA）工具给电子设计带来了巨大变革，尤其是硬件描述语言的出现，解决了传统电路原理图设计系统工程的诸多不便。针对以上情况，本文给出一种基于复杂可编程逻辑器件（CPLD）的PWM控制电路设计和它的仿真波形。

1PWM控制电路基本原理

为了实现直流伺服系统的H型单极模式同频PWM可逆控制，一般需要产生四路驱动信号来实现电机的正反转切换控制。当PWM控制电路工作时，其中H桥一侧的两路驱动信号的占空比相同但相位相反，同时随控制信号改变并具有互锁功能；而另一侧上臂为低电平，下臂为高电平。另外，为防止桥路同侧对管的导通，还应当配有延时电路。设计的整体模块见图1所示。其中，d[7:0]矢量用于为微机提供调节占空比的控制信号，cs为微机提供控制电机正反转的控制信号，clk为本地晶振频率，qout[3:0]矢量为四路信号输出。其内部原理图如图2所示。

该设计可得到脉冲周期固定（用软件设置分频器I9可改变PWM开关频率，但一旦设置完毕，则其脉冲周期将固定）、占空比决定于控制信号、分辨力为1／256的PWM信号。I8模块为脉宽锁存器，可实现对来自微机的控制信号d[7：0]的锁存,d[7：0]的向量值用于决定PWM信号的占空比。clk本地晶振在经I9分频模块分频后可为PWM控制电路中I12计数器模块和I11延时模块提供内部时钟。I12计数器在每个脉冲的上升沿到来时加1，当计数器的数值为00H或由0FFH溢出时，它将跳到00H时，cao输出高电平至I7触发器模块的置位端，I7模块输出一直保持高电平。当I8锁存器的值与I12计数器中的计数值相同时，信号将通过I13比较器模块比较并输出高电平至I7模块的复位端，以使I7模块输出低电平。当计数器再次溢出时，又重复上述过程。I7为RS触发器，经过它可得到两路相位相反的脉宽调制波，并可实现互锁。I11为延时模块，可防止桥路同侧对管的导通，I10模块为脉冲分配电路，用于输出四路满足设计要求的信号。CS为I10模块的控制信号，用于控制电机的正反转。

2电路设计

本设计采用的是Lattice半导体公司推出的is-plever开发平台，该开发平台定位于复杂设计的简单工具。它采用简明的设计流程并完整地集成了LeonardoSpectrum的VHDL综合工具和ispVMTM系统，因此，无须第三方设计工具便可完成整个设计流程。在原理设计方面，本设计采用自顶向下、层次化、模块化的设计思想，这种设计思想的优点是符合人们先抽象后具体，先整体后局部的思维习惯。其设计出的模块修改方便，不影响其它模块，且可重复使用，利用率高。本文仅就原理图中的I12计数器模块和I11延迟模块进行讨论。

计数器模块的VHDL程序设计如下：

entitycounteris

port(clk:instdlogic;

Q:outstdlogicvector(7downto0);

cao:outstd_logic);

endcounter;

architecturea_counterofcounteris

signalQs:std_logic_vector(7downto0);

signalreset:std_logic;

signalcaolock:std_logic;

begin

process(clk,reset)

begin

if(reset＝‘1＇)then

Qs＜＝“00000000”;

elsifclk＇eventandclk＝‘1＇then

Qs＜＝Qs＋‘1＇;

endif;

endprocess;

reset＜＝‘1＇whenQs＝255else

‘0＇;

caolock＜＝‘1＇whenQs＝0else

‘0＇;

Q＜＝Qs;

cao＜＝resetorcaolock;

enda_counter;

图2PWM可逆控制电路原理图

在原理图中，延迟模块必不可少，其功能是对PWM波形的上升沿进行延时，而不影响下降沿，从而确保桥路同侧不会发生短路。其模块的VHDL程序如下：

entitydelayis

port(clk:instd_logic;

input:instd_logic_vector(1downto0);

output:outstd_logic_vector(1downto0)

enddelay;

architecturea_delayofdelayis

signalQ1,Q2,Q3,Q4:std_logic;

begin

process(clk)

begin

ifclk＇eventandclk＝‘1＇then

Q3＜＝Q2;

Q2＜＝Q1;

Q1＜＝input(1);

endif;

endprocess;

Q4＜＝notQ3;

output(1)＜＝input(1)andQ3;

output(0)＜＝input(0)andQ4;

enda_delay;

图3为原理图中的若干信号的波形仿真图。

电路设计论文范文第13篇

关键词：非接触卡；MCRF200；读写器；PSK；负载调制

1MCRF200简介

MCRF200是Microchip公司生产的非接触式可编程无源RFID器件，它的工作频率载波为125kHz。该器件有两种工作模式：初始Native模式和读模式。所谓初始模式是指MCRF200具有一个未被编程的存贮阵列，而且能够在非接触编程时提供一个缺损状态其波特率为载波频率fc的128分频，调制方式为FSK，数据码为NRZ码；而读模式是指在接触或非接触方式编程后的永久工作模式，在该模式下，MCRF200芯片中配置寄存器详见后述的锁存位CB12置1，芯片上电后，将依据配置寄存器的设置并按协议发送数据。

MCRF200的其它主要性能如下：

带有一次可编程（OTP）的96位或128位用户存储器（支持48位或64位协议）；

内含整流和稳压电路；

功率损耗极低；

编码方式可在NRZ码、曼彻斯特码、差分曼彻斯特码之间选择；

调制方式可在直接调制（ASK）、FSK、PSK1和PSK2（PSK1、PSK2定义见后述中选择）；

采用PDIP和SOIC封装形式。

2MCRF200的工作原理

2．1应用系统构成

MCRF200的典型应用系统构成如图1所示。图中，引脚VA和VB接电感L1和电容C1构成的外接谐振电路，该LC谐振电路的谐振频率为125kHz。读写器边的LC电路也谐振于125kHz则用于输出射频能量，同时可接收MCRF200芯片以负载调制方式送来的数据信号。

2．2芯片内部组成原理

图3

MCRF200芯片的内部电路框图如图2所示，它由射频前端电路和存贮器电路两大块组成。其中，射频前端电路用于完成芯片所有的模拟信号处理和变换功能，包括电源、时钟、载波中断检测、上电复位、负载调制等电路。此外，它还用来实现编码、调制方式的逻辑控制；而配置寄存器电路则用于确定芯片的工作参数。该配置寄存器不能被非接触方式编程，因为它在非接触方式下已经被Microchip公司在生产时进行过编程。

配置寄存器各位的控制功能如下：

CB1：用于设置存贮器阵列的大小。当CB1为1时，用户阵列为128位；为0时，其用户阵列为96位。

CB2、CB3、CB4位：该三位编码可用于设置波特率，其编码表列于表1。

CB5用来设置同步字。CB5为1时，有1．5位同步字；为0时，无同步字。

CB6与CB7：用于设置数据编码方式，具体见表2所列。

CB8与CB9：调制方式选择位，具体见表3。

CB10：PSK速率选择位。该位为1时选择fc／4；为0时则选择fc／2其中fc为载波频率。

CB11：该位总为0。

CB12：该位为0时，存贮阵列未锁定；为1时，存贮阵列被锁定。

表1波特率设置表（fc为载波频率）

CB2CB3CB4波特率CB2CB3CB4波特率

000fc/128100fc/64

001fc/100101fc/50

010fc/80110fc/40

011fc/32111fc/16

表2数据编码方式设置

CB70011

CB60101

编码方式NRZ-L曼彻斯特编码差分曼彻斯特码反曼彻斯特码

表3调制方式选择（fc为载波频率）

CB9CB8市制方式

00FSK：0为fc/8；1为fc/10

01PSK1

10直接

11PSK2

3PSK读写器电路设计

3．1PSK调制

MCRF200的PSK调制方式有两种：PSK1和PSK2。采用PSK1调制时，每当相位在数据位的上升沿或下降沿时，将在从位起始处跳变180°；而在PSK2调制时，相位将在数据位为1时从位起始处跳变180°，为0时则相位不变。PSK1是一种绝对码方式，PSK2是一种相对码方式，因此，PSK读写器硬件只能按一种调制方式设计(如PSK1)，而当要工作在另一调制方式时，可用软件进行转换。

图3所示是一个典型的PSK调制信号波形示意图，图中假设PSK速率为数据位速率的8倍。

3．2PSK读写器

PSK读写器的电路结构如图4所示。它由4MHz晶体振荡器、分频器、载波功放、包络检波器、滤波放大、脉冲成形器、相位比较器、微处理器及与主机接口电路等组成。

图4中，读写器发收两通道的信号流程已很清楚，这些电路的设计参考文献很多。下面仅就功率放大器、包络检波、PSK解调以及RS－232串口电路进行分析。

（1）功放电路

该PSK读写器的功放电路如图5所示。图中，T1、T2、T3用于组成B类放大器，L1、C1和C2串联谐振于125kHz，选通分频器输出的125kHz载波加至功放，L2和C3用于构成输出谐振电路，这样，在L2上将产生电磁场，从而保证卡芯片进入场区时能获得足够的载波能量而被激活。但L2所产生的场能量也有一定的限制，通常在30m处测试应不超过65dBμV（dBμV＝20logμV）。

（2）包络检波电路

非接触IC卡的负载调制通常采用AM方式，读写器中的载波解调采用简单的包络检波电路，图5中，D3和D4的作用是对芯片负载调制信号进行全波检波，以检出PSK包络。

而R8和C5组成的低通滤波器则应满足包络检波条件，即：

R8C5≥（5－10）／ωC

式中：ωC为载波角频率。但应注意为了减小惰性失真，R8和C5不应取值过大。

（3）PSK解调器电路

PSK解调电路是读写器能正确将PSK调制信号变换为NRZ码的关键电路，其具体电路见图6所示。图中，从脉冲形成电路送出的62．5kHz的PSK方波信号假定配置寄存器CB10位为0，即PSK速率为fc／2加至触发器D3的时钟输入端。触发器D3的数据输入端D加入的是由125kHz载波基准形成的62．5kHz基准方波信号，这样，若时钟与D输入端两信号相位差为90°或相位差不偏至0°或180°附近，则触发器D3的Q端输出信号将是可由微控制器MCU读入的数据NRZ码。

分频器输出的125kHz方波基准信号经触发器D2变换为62．5kHz的方波，而异或门1利用触发器输出D1的高低电平变化则可使加至触发器D2的125kHz基准信号相位改变180°，该180°的相位变化在触发器D2的Q输出端会产生90°的相移。

而基准62．5kHz信号在经异或门4后将产生125kHz脉冲信号R3C3产生延迟。同样，也将产生62．5kHz的PSK数据信号，在经R2、C2和异或门后，也将产生125kHz的脉冲信号。这两信号可在触发器D4中进行相位比较以在触发器D4的Q端输出125kHz信号，其占空比正比于两信号间的相位差。当两个62．5kHz信号的相位差为90°时，其占空比为50％，这对于PSK解调是理想的，若它们的相位差偏离90°而向0°或180°偏移时，其占空比也将同时减小或增大。

由R1和C1构成的滤波电路输出的直流电平大小正比于相位差，该直流电压加至一个窗口检测电路。若直流电平靠近中间，则窗口检测器输出1为高，输出2为低，异或非后为低，因而不改变触发器D1的Q输出状态；若直流电平过高，则窗口检测器1、2输出端都为高；此时，若直流电平较低，则窗口检测器1、2输出端都为低。即触发器D4输出的占空比过大或过小时，窗口检测器的输出会使触发器D1的时钟输入端产生上跳变化，从而引起触发器D1输出Q的电平变化而使触发器D2输出发生90°相移，最终使触发器D3达到最佳的PSK解调状态。

电路设计论文范文第14篇

物理学是自然科学的重要学科之一，是一门建立在实验基础上的科学。在实验研究中，测量是基本的、大量的工作之一。

"伏安法测电阻"作为中学物理的基础实验之一，又随着测量技术的发展，对测量电阻准确度的要求也越来越高。而由于在中学物理中，我们对电阻的测量并未考虑到电表内阻，若能采取一定的措施，在测量电阻时不测量电表内阻也能较准确测量电阻。

本文在中学伏安法测电阻（内接法、外接法）的基础上，对测量结果进行了误差分析，并根据欧姆定律对电路进行创新设计，对两种测量方案的结果进行了不确定度、相对误差、精确度的比较。同时，在测量过程中，根据现阶段数字测量的发展，也对电阻进行了一定的数字测量，对模拟化测量与数字化测量进行了比较。本文创新电路的设计，基本解决了测量系统中电表内阻对测量结果的影响。

伏安法测电阻作为中学物理测量实验的基础，将不断成熟和完善，免测电有内阻伏安法测电阻的应用，不仅可以在普通物理实验中进行，也可在一些技术性项目尤其是在缺乏实验条件的情况下，达到较准确测量电阻的目的。

关键词：伏安法、欧姆定律、电表内阻

Abstract

Thephysicsareoneofnaturalsciencesimportantdisciplines,isanestablishmentintheexperimentalfoundationscience.Intheexperimentalstudy,thesurveyisbasic,oneofmassivework."Thevoltammetrymeasuredtheresistance"takesoneofmiddleschoolphysicsfoundationexperiments,alsoalongwiththesurveytechnologydevelopment,tosurveystheresistanceaccuracytherequestmoreandmoretobealsohigh.Butbecauseinthemiddleschoolphysics,weconsiderstheelectricinstrumentbynomeanstotheresistancesurveyinternalresistance,ifcantakethecertainmeasure,whensurveyresistancethemishapelectricinternalresistancealsocanthemoreaccuratesurveyresistance.Thisarticleinthemiddleschoolvoltammetrymeasuredresistance(inconnection,outsideconnection)inthefoundation,hascarriedontheerroranalysistothemeasurementresult,andcarriesontheinnovationdesignaccordingtotheohm''''slawtotheelectriccircuit,hascarriedonuncertainly,therelativeerror,theprecisioncomparisontotwokindofsurveysplansresult.Atthesametime,insurveyprocess,accordingtopresentstagenumeralsurveydevelopment,alsohascarriedonthecertaindigitalsurveytotheresistance,tosimulatedthesurveyandthedigitizedsurveyhascarriedonthecomparison.Thisarticleinnovatestheelectriccircuitdesign,basicallyhassolvedinthemeasurementsystemtheelectricinstrumentnternalresistancetothemeasurementresultinfluence.Thevoltammetrymeasuredtheresistancetookthemiddleschoolphysicssurveyexperimentthefoundation,unceasinglymatureandwillbeperfect,exemptsmeasuredtheelectricitywillhaveinternalresistancethevoltammetrytomeasuretheresistancetheapplication,notonlywillbeallowedtocarryonintheordinaryphysicalexperiment,alsomightinlacktheexperimentalconditioninparticularinsometechnicalprojectinthesituation,willachievethemoreaccuratesurveyresistancethegoal.

Keyword:Voltammetry,ohm''''slaw,electricinstrumentinternalresistance

我们这次毕业设计的课题是"免测电表内阻伏安法测电阻"，它属于电测量电阻领域，特别是属于伏安法测电阻的范围研究。

在"伏安法测电阻"中，电阻是一个基本的重要的物理量，又是必要的重要的基本的电学测量。随着科学技术的不断发展，科学实验也在其重要的位置上发挥着作用，而"伏安法测电阻"作为普通物理实验的基础，一直处在重要的电学实验、研究位置。

1820年，法国物理学家安培（1755.1.22─1836.6.10）发现了"安培定律"，奠定了电动力学的基础；1827年，德国物理学家欧姆（1787.3.16─1854.7.6）在所发表的《电路的数学研究》一文中，提出了欧姆定律。欧姆定律在电路中是最基本的定律，为电学新时代拉开了序幕。之后，人们开始对电阻测量进行了一系列的研究，最基本的测量方法还是"电流表内接法和外接法"，其次是半偏法，还有就是替代法、补偿法（电流补偿、电压补偿）、电桥法（单电桥、双电桥）。例如：惠斯通电桥是英国发明家克里斯蒂在1833年发明的，但是由于惠斯通第一个用它来测量电阻，所以人们习惯上就把这种电桥称作了惠斯通电桥；开尔文电桥是1856年开尔文为了成功地装设海底电缆中进行研制的。

国内对测电阻的应用研究是从19世纪80年代清华大学对测电阻的研究开始的，同时结合国外先进的经验技术的基础上，运用欧姆定律R=，在基本的电流表外接法、电流表内接法的基础上，不断测量电阻电路进行了创新，使得测量电阻能够电路更简单、计算更方便、精度更高。其中各种方法都有其优缺点，其中补偿法相对于其它测量方法，其准确度比较高，计算也比较简单，但是测量电路比较复杂，调节过程也相对繁琐。

本课题先对电流表内外接法进行了测量，结合误差理论，其误差主要是系统误差，所以我们这次毕业设计"免测内阻伏安法测电阻"，也是希望能够在前人的技术发展的基础上，找到一种适合我们普通高校的，方便我们学习、实验、研究的方法，来更好的测量电阻，提高测量电阻的精确度。

毕业设计作为一门普通高校毕业生的必修课程，受到了越来越广泛的重视时，让我们毕业生能够通过一种比较好的方式，学会自我学习和自我创新。"免测内阻伏安法测电阻"做的重要工作之一就是科学实验。而测量是基本的大量的工作之一。所以此次毕业设计从科学实验讲，也让我们更好地学会了科学实验。

本次的"免测内阻伏安法测电阻"通过对普通的伏安法测量（电流表内接法、电流表外接法）的分析比较，通过对仪器仪表的学习使用，总结了物理实验中的常用的数据处理方法（本次主要用到了最小二乘原理），并对伏安法测电阻的实验方法进行了一定的创新性设计。

此外，在进行毕业设计的过程中，参阅了国内外大量文献资料，吸收了众多研究者的经验和长处，所录参考文献如有疏漏处，请给予谅解。在此，还要特别感谢本次毕业设计的指导老师张昆教授的辛勤指导。

仪表结构和原理

仪表是磁电系张丝支承结构，磁系统采用铁环轭式结构，漏磁较小，并且具有良好的防御外磁场影响性能，磁钢用铝镍钴合，并经过特殊的稳定处理，使仪表能长时期保持准确度，仪表的可动部分采用新型的张丝支承，用两根高强度合金张丝固定在减震弹片上，并装有限止器，使仪表具有良好的抗震性能。此外，可动部分采用张丝支承后，偏转时不存在摩擦，使仪表的灵敏度和使用寿命大大提高。指针尖采用特种形影玻璃丝，能保证良好的直线性，刻度板下装有消除视差的反光镜，可保证仪表读数的准确。测量机构装在胶木外壳的单独密封小室内，可防止外来的机械力作用和脏物侵害。仪表的量程转换采用插塞，使用方便。

3.以下是用数字万用表测得的C31型电表的内阻值

C31─A型电压表RX0=0.7Ω

量程

45mV

75mV

3V

7.5V

15V

测量值

15.8Ω

31.3Ω

1.502KΩ

3.75KΩ

7.50KΩ

量程

30V

75V

150V

300V

600V

测量值

15.01KΩ

37.5KΩ

75.0KΩ

149.9KΩ

0.299MΩ

C31─V型电压表RX0=0.6Ω

量程

75mA

15mA

30mA

75mA

150mA

300mA

测量值

4.2Ω

3.0Ω

1.9Ω

1.2Ω

0.9Ω

0.8Ω

量程

750mA

1.5A

3A

7.5A

15A

30A

测量值

0.7Ω

0.6Ω

0.6Ω

0.6Ω6AAM.阻"的设计中，对电阻的测量，也间接的用到了欧姆定很

0.6Ω

0.6Ω

目录

绪论-5-

第一章伏安法测电阻-7-

一、电表-7-

1.产品的技术特性-8-

2.仪表结构和原理-9-

3.以下是用数字万用表测得的C31型电表的内阻值-9-

4.直流电流表-9-

5.直流电压表-10-

二、可调电阻-10-

1.旋转式电阻箱-10-

2.变阻器-12-

三、电流表内接法、外接法-12-

1.电流表外接法-13-

2.电流表内接法-15-

第二章三种典型测量方法简介-17-

一、替代法-17-

1、电流表与电阻箱加电键组合测待测电阻（替代法）-17-

2、电压表与电阻箱和电键的组合测待测电阻（替代法）-17-

二、电桥法-18-

三、补偿法-18-

第三章免测电表内阻伏安法测电阻-19-

第1节电路原理、测量方法及步骤-19-

第2节测量数据处理-20-

一、5.1Ω标称电阻-20-

二、2KΩ标称电阻-21-

第3节与伏安法测电阻的对比分析及实验结论-21-

第四章指针式仪表与数字式仪表的比较研究-23-

第1节推陈出新是历史之必然-23-

第2节模拟电表与数字电表-23-

第3节数字电表的特点-23-

第五章创新电路在不同电路系统中的应用-25-

一、创新电路在变压器测电阻中的应用-25-

注意事项-25-

规范要求-25-

有关换算-26-

实例分析-26-

二、毫欧姆级电阻测量-27-

第六章数字电路概述-28-

一、数字万用表的叙述-28-

一.概述-28-

二.安全事项-28-

三.技术特性-28-

四.电阻测量-29-

二、数字万用表对5.1Ω、2KΩ电阻的测量及数据处理-29-

第七章电阻的数字化测量-31-

一、比例运算法-32-

二、比率法-32-

TheProblemofMeasurement,ElectricalInstruments-33-

英译汉：电气仪表的量度问题-35-

电气仪表-36-

主要电气仪表及其用途-36-

结束语-38-

参考文献-40-

附录-41-

一、电阻箱的误差限-41-

二、电压、电流波动引起的误差限、-41-

电路设计论文范文第15篇

1负反馈对放大器的影响

放大电路中经常引入各种类型的负反馈，用以改善放大电路的性能，本实验板引入了多条本级和级间负反馈支路。为使学生能够更直观深刻地理解负反馈对放大器性能的影响，实验板上设置了J2、J3开关供测试使用，某组测试内容和数据如表1所示。从表1测试结果可以看出，J2闭合(即级间深度负反馈引入)时，J3的断开或者闭合(局部负反馈的变化)基本不影响整个电路的增益。J2断开(即断开级间深度负反馈)时，J3的断开或者闭合(局部负反馈的变化)对整个电路的增益影响比较大，实验结论与理论分析相符合。表1测试数据还表明，放大器增益增大的同时，通频带变窄，即电路参数和三极管确定的情况下，电路的增益带宽积为一常数。

2电容对放大器通频带的影响

衡量放大器性能的一个重要指标是通频带，为了研究影响放大器通频带的因素，本实验板设置了开关J5和J4控制极间电容C5、C6的接入，具体测试内容和数据如表2所示。由表2测试数据可以看出，三极管集—基等效电容(即极间电容C5、C6)主要影响放大器的上限截止频率fH，极间电容越大通频带越窄。极间电容C5、C6构成交流信号的负反馈回路，在低频段时容抗很大视为开路，在高频段时使信号的放大倍数减小，上限截止频率fH减小。在实际工作中应注意三极管极间电容对电路通频带的影响，要有效增大fH，应选用Cb'c较小的管子。实验板设置了开关J1控制电容C1的接入。开关J1对电路通频带的影响测试数据如表3所示。由表3测试数据可以看出，放大电路中的电容C1主要影响放大器的下限截止频率fL，对上限截止频率影响很小。原因是电容C1较大，高频段时容抗非常小，近似短路。低频段时容抗不可忽略，频率越低容抗越大，阻碍越大，放大倍数越小，使下限截止频率fL越高。本实验板加入电容C1和电阻R1组成高通电路，滤除低频噪音信号，使本实验板的性能更好。

3结束语